công cụ tìm kiếm bảng dữ liệu linh kiện điện tử |
|
AD5662BRM bảng dữ liệu(PDF) 5 Page - Analog Devices |
|
AD5662BRM bảng dữ liệu(HTML) 5 Page - Analog Devices |
5 / 20 page Preliminary Technical Data AD5662 Rev. PrA | Page 5 of 20 TIMING CHARACTERISTICS All input signals are specified with tr = tf = 1 ns/V (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2. See Figure 2. VDD = 2.7 V to 5.5 V; all specifications TMIN to TMAX, unless otherwise noted. Table 2. Limit at TMIN, TMAX Parameter VDD = 2.7 V to 3.6 V VDD = 3.6 V to 5.5 V Unit Conditions/Comments t11 50 33 ns min SCLK cycle time t2 13 13 ns min SCLK high time t3 13 13 ns min SCLK low time t4 0 0 ns min SYNC to SCLK falling edge setup time t5 5 5 ns min Data setup time t6 4.5 4.5 ns min Data hold time t7 0 0 ns min SCLK falling edge to SYNC rising edge t8 50 33 ns min Minimum SYNC high time t9 13 13 ns min SYNC rising edge to sclk fall ignore t10 0 0 ns min SCLK falling edge to SYNC fall ignore 1 Maximum SCLK frequency is 30 MHz at VDD = 3.6 V to 5.5 V, and 20 MHz at VDD = 2.7 V to 3.6 V. DIN SYNC SCLK DB23 DB0 t9 t10 t4 t3 t2 t7 t6 t5 t1 t8 Figure 2. Serial Write Operation |
Số phần tương tự - AD5662BRM |
|
Mô tả tương tự - AD5662BRM |
|
|
Link URL |
Chính sách bảo mật |
ALLDATASHEET.VN |
Cho đến nay ALLDATASHEET có giúp ích cho doanh nghiệp của bạn hay không? [ DONATE ] |
Alldatasheet là | Quảng cáo | Liên lạc với chúng tôi | Chính sách bảo mật | Trao đổi link | Tìm kiếm theo nhà sản xuất All Rights Reserved©Alldatasheet.com |
Russian : Alldatasheetru.com | Korean : Alldatasheet.co.kr | Spanish : Alldatasheet.es | French : Alldatasheet.fr | Italian : Alldatasheetit.com Portuguese : Alldatasheetpt.com | Polish : Alldatasheet.pl | Vietnamese : Alldatasheet.vn Indian : Alldatasheet.in | Mexican : Alldatasheet.com.mx | British : Alldatasheet.co.uk | New Zealand : Alldatasheet.co.nz |
Family Site : ic2ic.com |
icmetro.com |