công cụ tìm kiếm bảng dữ liệu linh kiện điện tử |
|
AD7142ACPZ-1500RL71 bảng dữ liệu(PDF) 7 Page - Analog Devices |
|
AD7142ACPZ-1500RL71 bảng dữ liệu(HTML) 7 Page - Analog Devices |
7 / 73 page AD7142 Rev. A | Page 6 of 72 SPI TIMING SPECIFICATIONS (AD7142) TA = −40°C to +85°C; VDRIVE = 1.65 V to 3.6 V; AVCC, DVCC = 2.6 V to 3.6 V, unless otherwise noted. Sample tested at 25°C to ensure compliance. All input signals are specified with tR = tF = 5 ns (10% to 90% of VCC) and timed from a voltage level of 1.6 V. Table 4. SPI Timing Specifications Parameter Limit at TMIN, TMAX Unit Description fSCLK 5 MHz max t1 5 ns min CS falling edge to first SCLK falling edge t2 20 ns min SCLK high pulse width t3 20 ns min SCLK low pulse width t4 15 ns min SDI setup time t5 15 ns min SDI hold time t6 20 ns max SDO access time after SCLK falling edge t7 16 ns max CS rising edge to SDO high impedance t8 15 ns min SCLK rising edge to CS high CS SCLK SDI SDO t1 116 15 MSB LSB 23 MSB LSB 12 15 16 t2 t4 t5 t3 t6 t7 t8 Figure 3. SPI Detailed Timing Diagram |
Số phần tương tự - AD7142ACPZ-1500RL71 |
|
Mô tả tương tự - AD7142ACPZ-1500RL71 |
|
|
Link URL |
Chính sách bảo mật |
ALLDATASHEET.VN |
Cho đến nay ALLDATASHEET có giúp ích cho doanh nghiệp của bạn hay không? [ DONATE ] |
Alldatasheet là | Quảng cáo | Liên lạc với chúng tôi | Chính sách bảo mật | Trao đổi link | Tìm kiếm theo nhà sản xuất All Rights Reserved©Alldatasheet.com |
Russian : Alldatasheetru.com | Korean : Alldatasheet.co.kr | Spanish : Alldatasheet.es | French : Alldatasheet.fr | Italian : Alldatasheetit.com Portuguese : Alldatasheetpt.com | Polish : Alldatasheet.pl | Vietnamese : Alldatasheet.vn Indian : Alldatasheet.in | Mexican : Alldatasheet.com.mx | British : Alldatasheet.co.uk | New Zealand : Alldatasheet.co.nz |
Family Site : ic2ic.com |
icmetro.com |