công cụ tìm kiếm bảng dữ liệu linh kiện điện tử |
|
AZP63QG bảng dữ liệu(PDF) 4 Page - Arizona Microtek, Inc |
|
AZP63QG bảng dữ liệu(HTML) 4 Page - Arizona Microtek, Inc |
4 / 12 page Arizona Microtek, Inc. AZP63 Low Phase Noise Sine Wave CMOS to LVPECL Buffer/Translator www.azmicrotek.com +1-480-962-5881 4 Request a Sample Mar 2013, Rev 2.2 Figure 2- S11, Parameters, D Input INPUT TERMINATION The D input bias is V DD/2 fed through an internal 10kΩ resistor. For clock applications, an input signal of at least 750mVpp ensures the AZP63 meets AC specifications. The input should also be AC coupled to maintain a 50% duty cycle on the outputs. The input can be driven to any voltage between 0V and VDD without damage or waveform degradation. D VDD/2 10k Ω Input signal A/R Figure 3 - Input Termination |
Số phần tương tự - AZP63QG |
|
Mô tả tương tự - AZP63QG |
|
|
Link URL |
Chính sách bảo mật |
ALLDATASHEET.VN |
Cho đến nay ALLDATASHEET có giúp ích cho doanh nghiệp của bạn hay không? [ DONATE ] |
Alldatasheet là | Quảng cáo | Liên lạc với chúng tôi | Chính sách bảo mật | Trao đổi link | Tìm kiếm theo nhà sản xuất All Rights Reserved©Alldatasheet.com |
Russian : Alldatasheetru.com | Korean : Alldatasheet.co.kr | Spanish : Alldatasheet.es | French : Alldatasheet.fr | Italian : Alldatasheetit.com Portuguese : Alldatasheetpt.com | Polish : Alldatasheet.pl | Vietnamese : Alldatasheet.vn Indian : Alldatasheet.in | Mexican : Alldatasheet.com.mx | British : Alldatasheet.co.uk | New Zealand : Alldatasheet.co.nz |
Family Site : ic2ic.com |
icmetro.com |